طراحی بهینه رمزنگار تکرارکننده‌های رادیویی میدان نبرد

Abstract

با گسترش ارتباطات رادیویی، امینت اطلاعات در معرض تهدید قرار گرفت. رمزکننده‌ها برای کاهش خطرات ناشی از استفاده نادرست از ارتباطات رادیویی بکار گرفته‌شدند. البته رمزکننده‌هایی که سابقاً در این حوزه مورد استفاده قرار می‌گرفتند بسیار ضعیف بودند و به راحتی شکسته می‌شدند. یکی از الگوریتم‌های رمز‌‌ که اخیراً در سامانه‌های ارتباط رادیویی مورد استفاده قرار می‌گیرد، الگوریتم رمزAES است. البته استفاده از این الگوریتم در ارتباطات رادیویی به تازگی متداول شده است و سابقه طولانی ندارد. در این مقاله روش پیاده‌سازی معماری تکراری الگوریتم AES مورد بررسی قرار می‌گیرد و یک روش جدید برای اجرای کدر و دیکدر الگوریتم AES بر روی سخت‌افزار واحد FPGA پیشنهاد می‌گردد. برای بررسی نتایج پیاده‌سازی هر دو روش، از سه نوع سخت‌افزار مختلف FPGA در دو حالت بهینه ‌شده برای سرعت و حجم استفاده ‌شده است. نتیجه پیاده سازی الگوریتم رمز AESبه‌ روش پیشنهادی، افزایش گذر‌دهی، صرفه جویی در سخت‌افزار و انرژی مورد نیاز است.