طراحی جدید برای جمع‌کننده کامل تک بیتی با سرعت بالا و حجم و توان مصرفی پایین در پردازنده‌های سیگنال دیجیتال

Abstract

مدارات محاسباتی، از جمله جمع‌گرها به عنوان زیر ساخت مهمی برای طراحی بسیاری از کاربردها نظیر فیلترهای تطبیقی، مدولاتورها، کنترلرهای منطق فازی به کار می‌آیند، مداراتی که در بسیاری از صنایع از جمله ارتباطات راه دور، صنایع مخابراتی، صنایع نظامی و انتظامی و صنایع پزشکی مورد استفاده قرار می‌گیرند. داشتن یک طراحی ایده آل و بهینه به منظور افزایش سرعت عملکرد و کاهش توان مصرفی و سطح گیت اشغالی می‌تواند در جهت رشد و پیشرفت صنایع از اهمیت بالایی برخوردار باشد. در این مقاله با هدف افزایش سرعت و کاهش فضای اشغالی بر روی تراشه، طراحی جدیدی برای جمع‌کننده کامل تک بیتی پیشنهاد شده است، مدار پیشنهادی حداکثر با استفاده از 10 ترانزیستور در تکنولوژی CMOS 0.18 μm، پیاده‌سازی شده است. این طراحی در مقایسه با طراحی‌های استاندارد دارای سرعت بالاتر و توان مصرفی کمتری می‌باشد. نکته‌ای که در این طراحی مورد توجه قرار گرفته است حذف تمام گیت‌های NOT از مسیر بحرانی است که باعث افزایش سرعت پیاده‌سازی می‌شود، در این روش تعداد و ظرفیت خازن‌های داخلی کاهش می‌یابد علاوه بر آن حذف جریان اتصال کوتاه باعث کاهش مصرف توان می‌شود. نتایج شبیه‌سازی در مقایسه با پیاده‌سازی‌های اخیر برتری‌های آن را نشان می‌دهد. در این مقاله از ولتاژ تغذیه 8/1 ولت، دما 27 درجه سانتی‌گراد و گوشه‌ها به طور پیش فرض TT استفاده شده است. نرم افزار مورد استفاده در این مقاله Cadence IC Design می‌باشد که صرفه جویی در مصرف انرژی را تا میزان 9% نشان می‌دهد.