کاهش نرخ خطای نرم چندگانه مدارهای ترکیبی مبتنی بر اندازه‌گذاری دروازه‌ها بر مبنای پارامتر حساسیت

Abstract

یکی از مهم‌ترین چالش‌ها برای سیستم‌های دیجیتال در مقیاس نانو، کاهش قابلیت اطمینان ناشی از افزایش نرخ خطای نرم این سیستم‌ها می‌باشد. با رسیدن ابعاد تکنولوژی CMOS به مقیاس نانو، نرخ خطای گذرای چندتایی ناشی از برخورد یک ذره پرانرژی به سطح تراشه‌ها بیش از نرخ خطای گذرای تک‌رخدادی خواهد بود. بنابراین، در فرآیند طراحی این سیستم‌ها، تکنیک‌های بهینه‌سازی باید به صورت آگاه از خطاهای گذرای چندتایی انتخاب شوند. در این مقاله، چارچوبی جدید برای بهبود تحمل‌پذیری مدارهای ترکیبی در برابر خطاهای چندتایی ارائه شده است. در این چارچوب، با اندازه‌گذاری مجدد دروازه‌های حساس، پوشش الکتریکی این دروازه‌ها افزایش داده شده است و از این طریق، نرخ خطای نرم چندتایی مدارهای ترکیبی بهبود یافته است. نتایج به دست آمده از آزمایش‌های تجربی بر روی مدارهای محک ISCAS'85 نشان می‌دهد که اندازه‌گذاری مجدد دروازه‌ها در حضور همزمان گذارهای چندرخدادی و تک‌رخدادی با استفاده از چارچوب پیشنهادی، موجب بهبود 4X نرخ خطای نرم مدار در مقایسه با پیش از اندازه‌گذاری دروازه‌های مدار و همچنین بهبود 2X نرخ خطای نرم مدار در مقایسه با زمانی خواهد بود که اندازه‌گذاری دروازه‌ها تنها در حضور گذارهای تک‌رخدادی انجام می‌گیرد؛ درحالی‌که سربار مساحت ناشی از دو روش یکسان می‌باشد.