مدار دینامیکی جدید برای طراحی مقایسه‌کننده نشانه توان پایین
چکیده
در این مقاله یک مدار دینامیکی جدید برای کاهش توان مصرفی مقایسه‌کننده‌های نشانه پیشنهاد می‌شود. برای کاهش توان مصرفی در مدار دینامیکی پیشنهادی از ترانزیستورهای NMOS برای پیش‌بار گره دینامیکی استفاده شده است. بدین طریق دامنه تغییرات ولتاژ گره دینامیکی کم شده و توان مصرفی کاهش می‌یابد. شبیه‌سازی گیت‌های OR عریض و مقایسه‌کننده‌های نشانه 40 بیتی با استفاده از نرم‌افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه‌سازی گیت‌های OR 32 بیتی در تأخیر یکسان، 42% کاهش توان و 1.68 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دینامیکی متداول نشان می‌دهند. همچنین نتایج شبیه‌سازی بیانگر 52% و 16% کاهش به‌ترتیب در توان مصرفی و تأخیر مقایسه‌کننده نشانه پیشنهادی نسبت به نوع متداول آن تحت مصونیت در برابر نویز یکسان است.
کلید واژگان
مقایسه‌کننده نشانهمدارهای دینامیکی
جریان نشتی
مصونیت در برابر نویز
شماره نشریه
1تاریخ نشر
2019-04-211398-02-01
ناشر
رئیس دانشکده مهندسی برق و کامپیوترFaculty of Electrical & Computer Engineering
سازمان پدید آورنده
دانشکده فنی و مهندسی - دانشگاه دامغانشاپا
2008-77992538-3051
